高级硬件测试工程师（信号检测方向）

岗位职责
负责硬件信号类全流程测试，涵盖高速以太网接口（1000BASE-T/2.5GBASE-T/SFP+/25GBASE）、DDR3/DDR4 内存、JTAG、热插拔电路等核心模块的测试方案制定、用例设计与实施。
主导高速信号完整性（SI）与电源完整性（PI）测试，利用高带宽示波器、误码仪、网络分析仪等专业仪器完成眼图、抖动、误码率、阻抗匹配等关键参数验证。
开展 DDR3/DDR4 内存时序及稳定性测试，结合原理图与 PCB 设计分析信号路径，定位读写 Margin 不足、串扰、时序违规等问题的根本原因。
设计并实施 JTAG 边界扫描测试，检验板级引脚通断状态、短路或开路异常，协同固件与芯片团队完成在线调试与烧录验证工作。
执行热插拔电路可靠性验证，评估浪涌电流抑制能力、电压跌落保护机制及系统在热插拔场景下的运行稳定性，输出完整测试报告并推进问题闭环处理。
参与产品需求评审与硬件设计方案评审，提前识别可测性风险，制定测试策略与验收准则，确保产品具备良好的量产质量保障。
总结测试方法与规范，推动自动化测试方案落地，优化测试流程，提升测试效率与覆盖范围，指导初级工程师完成基础性测试任务。

任职要求
核心硬性要求
电子、通信、自动化等相关专业本科及以上学历，具备3-5年及以上硬件测试实际工作经验，有通信设备、服务器或工业控制类产品测试背景者优先。
熟练操作示波器（≥10GHz 带宽）、差分探头、电流探头、误码仪、网络分析仪等测试设备，具有高速信号测试实战经验。
了解高速以太网物理层协议（100BASE-TX/1000BASE-T/2.5GBASE-T/SFP+/25GBASE），掌握 SerDes 工作原理、链路协商过程、眼图解析及误码率（BER）测试方法。
熟悉 DDR3/DDR4 JEDEC 标准，理解内存读写时序、DQS 选通机制、ODT 配置与刷新逻辑，具备 DDR 信号完整性与稳定性测试能力。
掌握 JTAG 边界扫描技术原理，了解 TAP 控制器结构与常用指令（EXTEST/INTEST/SAMPLE），能使用 J-Link 等工具实现板级连通性检测。
熟悉热插拔电路设计与电源完整性（PI）要求，能够通过示波器配合电流探头测量浪涌电流与电压尖峰，验证热插拔保护功能有效性。
具备较强的故障分析与定位能力，可独立完成复杂硬件问题的根因排查并推动整改措施落实。

优先加分项
能使用 Orcad/Allegro 等 EDA 工具查看硬件原理图与 PCB 走线，辅助进行信号完整性问题定位。
具备自动化测试脚本开发能力（Python/Shell），可实现测试数据自动采集与报告生成。
拥有通信设备、服务器或工业级硬件产品批量交付测试经验。
了解 EMC 及可靠性测试规范，可参与高低温、振动、老化等环境适应性测试。
具备跨部门协作与项目管理经验，能够主导复杂测试项目的进度控制与质量保证工作。